За технологията на опаковане на чипове на HPC, TSMC предложи нова съвременна технология за 3D опаковане SoIC (SystemonIntegratedChips) в симпозиума за технологии и схеми VLSI (2019SymposiaonVLSITechnologies & Circuits) през юни 2019 г .; Посредством плътността на неравности, подобряване на общата скорост на работа между процесора / процесора и паметта.
Като цяло се очаква да продължи да се разширява чрез технологията за опаковане на SoIC и като ново решение за усъвършенстваните опаковки на TSMC в задния край на InFO (Интегриран вентилатор) и CoWoS (Chipon Waferon Substrate).
3D опаковката успешно подобрява производителността на HPC чрез методи за вертикално подреждане и миниатюрни обеми
Поради пробива на технологията за разработване на полупроводници и свиването на размера на компонентите, разработването на опаковки на HPC чипове трябва да отчита обема, необходим за опаковане и подобряването на производителността на чипа. Следователно бъдещата тенденция на развитие на технологията за опаковане на чипове HPC е в допълнение към съществуващия тип вентилатор. В допълнение към пакета на ниво вафли (FOWLP) и 2.5D пакета, целта ще бъде разработването на по-трудната 3D технология за опаковане.
Така наречената 3D технология за опаковане е главно за подобряване на изчислителната скорост и способността на HPC чипа на AI, като се опитва да интегрира високоскоростна памет на HBM и CPU / GPU / FPGA / NPU процесори с висок клас TSV (Siliary Perforation) технология. В същото време двамата са вертикално подредени заедно, за да намалят взаимно пътя на предаване, да ускорят скоростта на обработка и работа и да подобрят ефективността на работа на цялостния HPC чип.
TSMC и Intel активно въвеждат 3D опаковки, които ще доведат OEM за производство на опаковки и тестове
Според настоящата технология за 3D опаковане, тъй като процесорът и паметта в чипа на HPC трябва да бъдат вертикално подредени, цената на разработката е много по-висока от другите две пакетни технологии (FOWLP, 2.5D пакет), а трудността на процеса е по-сложна , Добивът на готовия продукт е нисък.
В момента са обявени най-новите постижения на 3D технологията за опаковане. На този етап, в допълнение към лидера за производство на полупроводникови OEM производители, TSMC е най-активният. Той обяви, че се очаква през 2020 г. да се въведат 3D технологии за опаковане като SoIC и WoW (WaferonWafer) и IDM OEM Intel. Той също така предлага концепцията за 3D опаковане на Foveros, която ще се изправи пред пазара на опаковки на последващи процесори и HPC чипове през втората половина на 2019 г.
Тъй като производителите на полупроводникови леярни и IDM заводи продължават да инвестират в R&D ресурси за 3D технология за опаковане, те също ще доведат до друга вълна от 3D опаковъчни и тестващи технологии. Смята се, че фабриките за опаковане и тестване на OEM (като ASE, Amkor и др.) Също ще увеличат своите усилия. Тенденцията в развитието на тази вълнова 3D технология за опаковане.